核心内容の要約
従来の「チップをより微細にする」というモールの法則に代わり、先進的なパッケージング技術がAIの計算能力向上の鍵となっています。チップ製造プロセスが2nm以下に微細化すると、量子トンネリングや放熱問題などの物理的限界に直面します。このため、Chiplet（小さなチップの組み合わせ）やハイブリッドバンディング（銅を直接使用した接続）といった先進的なパッケージング技術が注目されており、「小さくしてから再構成する」ことで計算能力を向上させます。市場規模は2025年の550億ドルから2031年には1200億ドル以上に増加する見込みです。台湾積体電路（TSMC）はCoWoS（チップ間の銅バンディング技術）を用いて世界のAIチップパッケージング市場をリードしていますが、国内企業は274億元を投じて拡大生産に努めても、技術的には国際的な最先端とはまだ世代差があります。西安で開催された会議ではハイブリッドバンディングやCPO（共パッケージング光学）に焦点を当て、技術の動向を観察する重要な機会となりました。
詳細な解説
1. モールの法則が限界に達し、先進的なパッケージングが計算能力向上の鍵となる
過去10年間、チップの性能向上は「トランジスタを微細化する」ことで図られてきました（28nmから3nmへ）。しかし2nm以下になると、トランジスタのゲート長が原子レベルに近づき、量子トンネリングや放熱問題が発生し、コストも急騰します。そのため、単一チップのさらなる微細化の効果は低下しています。
先進的なパッケージング技術では、「別のアプローチで追い越す」ことを目指しており、複数の小さなチップを組み合わせて性能を向上させる方法が採用されています。Yoleの報告によると、2031年までに先進的なパッケージング技術は半導体パッケージング市場の大部分を占め、AIの計算能力やメモリ速度、システムコストを決定する重要な要素となる見込みです。
2. Chiplet：大きなチップを「小さな部品」に分割して高性能を実現
Chipletは「単一のチップでは性能が向上しない」という問題を解決します。
- 分割：大きなチップを複数の小さなチップ（計算用、ストレージ用、通信用など）に分割し、それぞれに最適な製造プロセスを適用することでコストを削減します。
- 組み合わせ：先進的なパッケージング技術を用いてこれらの小さなチップを統合し、システムを構築します。性能はチップ間の通信速度と遅延に依存します。
- 標準化：UCIe（IntelやTSMCなどが主導する）により小さなチップ間の通信規格が策定されており、2025年のバージョン3.0では通信帯域幅が倍増し、最新の製造プロセスを使用しなくても計算能力を向上できます。国内の芯動科技などは関連するIPを持っており、長電や通富などのパッケージング企業も技術を研究しています。
3. ハイブリッドバンディング：はんだビーズを使わず、銅同士で直接接続する
ハイブリッドバンディングは「どのように組み合わせるか」を重視しています。
- 従来の方法：直径数十マイクロメートルのはんだビーズを使用してチップを接続するが、密度が低く速度も遅い。
- ハイブリッドバンディング：銅柱を直接使用して接続し、はんだビーズを使わないため接続線の密度が10倍に増加します（例：IntelのFoveros Direct 3D技術では接続間隔が10マイクロメートル未満）。ただし、製造工程が非常に困難で、ほこり一つで全体が破損する可能性があります。
- 価値：性能と放熱を最適化し、スペースを節約するため、AIチップ競争において重要な技術です。
4. TSMCのCoWoS：AIチップに不可欠な技術だが、生産能力に限界あり
TSMCのCoWoSは現在のAIチップに標準的に採用されています。
- 機能：AIチップ（例：NVIDIAのHopper）と高帯域幅メモリ（HBM）をシリコンベースの中間層で統合し、AIが必要とする大容量メモリや高速処理を実現します。
- 生産能力の限界：2023年は月間12,000枚のウェハーしか製造できなかったが、2025年には80,000枚に増加予定ですが、需要は依然として高い。TSMCやサムスンなどの拡大プロジェクトは2027～2028年まで完了しない見込みであり、テスト能力もパッケージング工程に1年遅れています。
- 供給チェーンの集中：CoWoSは台湾のTSMCや日本のABF基板、T-glassに依存しており、これらの地域がAIパッケージングの重要な拠点となっています。
5. 国内企業の取り組み
国内のパッケージング企業も積極的に投資していますが、技術的な差はまだあります。
- 投資額：2026年上半期に長電、通富、華天、甬矽の4社が合計で274億元を投じて先進的なパッケージングラインの建設を行っています（AI GPUやChiplet向け）。
- 業績の伸び：長電では2025年に先進的なパッケージング技術の収入が全体の70％を占め、通富は2026年第1四半期に前年比で利益が224％増加しました。これは市場需要が高いことを示しています。
- 技術的な差：国内企業はハイブリッドバンディングのサブマイクロメートルレベルの接続間隔や3Dスタックングなどの高度な技術で、IntelのFoveros Direct 3DやTSMCのSoICと1～2世代の差があります。274億元の投資は差を縮めるためのものであり、直接追い越すためではありません。
西安会議の意義
西安で開催された会議では「ハイブリッドバンディング」とCPO（共パッケージング光学）に焦点が当てられました。
- ハイブリッドバンディング：接続間隔を1マイクロメートル以下に縮小しつつ、歩留まりを保つ方法が議論されました。これは今後3～5年間のAIパッケージング技術の発展を決定する要素です。
- CPO：光エンジンと交換チップを一体化する技術で、ハイブリッドバンディングと同様にサブマイクロメートルレベルの精密な対合が必要です。国内の長電や華工科技などはこの分野に投資しています。
この会議は技術、生産能力、規格の同期した進展を示しており、先進的なパッケージング技術が計算能力競争において中心的な役割を果たすことを確認するものでした。